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Section 4 Clock Pulse Generator (CPG)
Page 82 of 1336
R01UH0025EJ0300 Rev. 3.00
Sep 24, 2010
SH7261 Group
Table 4.3
Relationship between Clock Operating Mode and Frequency Range
PLL Frequency
Multiplier
Selectable Frequency Range (MHz)
Clock
Operating
Mode
FRQCR
Setting
PLL
Circuit 1
PLL
Circuit 2
Ratio of
Internal Clock
Frequencies
(I:B:P)
*
1
Input Clock
*
2
Output Clock
(CKIO Pin)
*
3
CPU Clock
(I
φ)
*
3
Bus Clock
(B
φ)
*
3
Peripheral
Clock (P
φ)
*
3
0
H'1000
ON (
×1)
ON (
×4)
4:4:4
10
40
H'1001
ON (
×1)
ON (
×4)
4:4:2
10 to 15
40 to 60
20 to 30
H'1002
ON (
×1)
ON (
×4)
4:4:4/3
10 to 15
40 to 60
13.33 to 20
H'1003
ON (
×1)
ON (
×4)
4:4:1
10 to 15
40 to 60
10 to 15
H'1004
ON (
×1)
ON (
×4)
4:4:2/3
10 to 15
40 to 60
6.7 to 10
H'1005
ON (
×1)
ON (
×4)
4:4:1/2
10 to 15
40 to 60
5 to 7.5
H'1006
ON (
×1)
ON (
×4)
4:4:1/3
10 to 15
40 to 60
3.33 to 5
H'1101
ON (
×2)
ON (
×4)
8:4:4
10
40
80
40
H'1103
ON (
×2)
ON (
×4)
8:4:2
10 to 15
40 to 60
80 to 120
40 to 60
20 to 30
H'1104
ON (
×2)
ON (
×4)
8:4:4/3
10 to 15
40 to 60
80 to 120
40 to 60
13.33 to 20
H'1105
ON (
×2)
ON (
×4)
8:4:1
10 to 15
40 to 60
80 to 120
40 to 60
10 to 15
H'1106
ON (
×2)
ON (
×4)
8:4:2/3
10 to 15
40 to 60
80 to 120
40 to 60
6.7 to 10
H'1111
ON (
×2)
ON (
×4)
4:4:4
10
40
H'1113
ON (
×2)
ON (
×4)
4:4:2
10 to 15
40 to 60
20 to 30
H'1114
ON (
×2)
ON (
×4)
4:4:4/3
10 to 15
40 to 60
13.33 to 20
H'1115
ON (
×2)
ON (
×4)
4:4:1
10 to 15
40 to 60
10 to 15
H'1116
ON (
×2)
ON (
×4)
4:4:2/3
10 to 15
40 to 60
6.7 to 10
H'1202
ON (
×3)
ON (
×4)
4:4:4
10
40
120
40
H'1204
ON (
×3)
ON (
×4)
4:4:2
10
40
120
40
20
H'1206
ON (
×3)
ON (
×4)
4:4:1
10
40
120
40
10
H'1222
ON (
×3)
ON (
×4)
4:4:4
10
40
120
40
H'1224
ON (
×3)
ON (
×4)
4:4:2
10
40
120
40
20
H'122C
ON (
×3)
ON (
×4)
4:4:2
10 to 15
40 to 60
20 to 30
H'1226
ON (
×3)
ON (
×4)
4:4:1
10
40
10
H'122E
ON (
×3)
ON (
×4)
4:4:1
10 to 15
40 to 60
10 to 15
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